Design of ultrahigh-speed low-voltage CMOS CML buffers and latches

机译：超高速低压CmOs CmL缓冲器和锁存器的设计

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Payam Heydari; Ravindran Mohanavelu;
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年度 2004
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1. Design of ultrahigh-speed low-voltage CMOS CML buffers and latches [J] . Heydari P., Mohanavelu R. IEEE transactions on very large scale integration (VLSI) systems . 2004,第10期

机译：超高速低压CMOS CML缓冲器和锁存器的设计
2. Design of Low-Voltage High-Speed CML D-Latches in Nanometer CMOS Technologies [J] . Giuseppe Scotti, Davide Bellizia, Alessandro Trifiletti, Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2017,第12期

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3. Fundamental Thermal Limits on Data Retention in Low-Voltage CMOS Latches and SRAM [J] . Rezaei Elahe, Donato Marco, Patterson William R., IEEE transactions on device and materials reliability . 2020,第3期

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4. Design of Ultra High-Speed CMOS CML buffers and Latches [C] . Payam Heydari, Ravi Mohavavelu IEEE International Symposium on Circuits and Systems . 2003

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5. Design of Low-Voltage and Low-Distortion CMOS RF Integrated Circuits Using Volterra Analysis. [D] . He, Shan. 2011

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6. Low-Voltage 96 dB Snapshot CMOS Image Sensor with 4.5 nW Power Dissipation per Pixel [O] . Arthur Spivak, Adam Teman, Alexander Belenky, 2012

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7. A Low-Voltage CMOS Buffer for RF Applications Based on a Fully-Differential Voltage-Combiner [O] . Abdollahvand, S., Santos-Tavares, R., Goes, João 2013

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